ロードマップでわかる！当世プロセッサー事情

第886回

CFETの足を引っ張るPMOSを救え！ imecが提案する新絶縁層と、あえて精度を緩める「Notch Alignment」の妙手

歩留まり（Yield）低下の犯人を特定
Fin Si残留と漏れ電流を叩くプロセス手順

　もう1つ、FS-BDIを利用する理由として挙げられたのが歩留まりの向上である。下の画像は5種類(wfr1～5)のウェハーで、それぞれ同じようにBeta schemeを利用してCFETを構築した際に、シリコンフィン(Fin Si)の残留(左側)や、SiGeから隣のMDBへの攻撃(電流が流れること)に起因する不良は決して少なくないとする。

左側の写真、B-channelのFETの下に薄いもやもやがある。これがFin Si残留だ。また右の写真、中央のSiGeから真下のMDB以外の所に電流が流れることがあるとする

　こうした問題も、FS-BDIを挟むことで解決できるわけだ。Fin Si残留は10～20%、Sige:B Attachは40%前後のYield Loss(つまり欠陥)になり、これを減らすことは歩留まり改善に重要なポイントとなる。この2つがFS-BDI構築の動機だ。

　先程は簡単に製造方法の説明があったが、もう少し細かな説明がここから行なわれた。まずTop-Channel/Bottom-Channel用のNanoSheetを、厚めのSiGe2層の上に構築し、Siゲートを構築した後に、すべてのSiGe2層を剥離する。

論文によればSiGe2層の厚みは12nmだそうだ

　次いで剥離した間隙にGSP(Gate Spacer)を充填することでFS-BDIとMDIを構築し、その後にソース/ドレインをエッチングで構築する(Photo08)。

この時にちゃんとFS-BDIが構築できるようにエッチングの深さを調整することが必要とされる

　最後がB-Channel FETへのSiGeの積層であり、これはCDE(Cyclic Deposition/Etch:周期的堆積/エッチング)という技法で構築される。

右の2つのイラスト、左側が従来の方法で製造したもので、紫色の部分がSiGeの堆積されている部分である。ごらんの通り体積が小さいというか、変な形になっている。これが低温CDEを利用することで、一番右の写真のようにキレイに堆積できるようになったそうだ

　まずはCSP(Cover Spacer)と呼ばれるものを構築し、ここでSiGeを成長させるやり方となる。論文によれば、表面積が限られていることなどもあり、成長速度が低下しやすく、SiGeの体積が小さく、かつ変動しやすくなる問題があるため、低温CDEを利用して構築したとされている。