ロードマップでわかる！当世プロセッサー事情

第886回

CFETの足を引っ張るPMOSを救え！ imecが提案する新絶縁層と、あえて精度を緩める「Notch Alignment」の妙手

　今回はCFETでもう1つ、imecの"Improved Backside Contacting for CFET"を説明したい。ベルギーのimecは欧州の非営利独立系研究機関であり、一応立場的には特定の団体に肩入れすることのない中立的な立場を取っている。そのため、それこそTSMCやSamsung、インテル、Rapidusもimecと共同研究をしている。日本にも2024年8月にimec JAPANが設立されている。

　ただ中立的とは言うものの、どちらかといえば欧州における半導体研究の拠点とみなされている感じは強い。imecはあくまで研究機関なので自身で半導体を製造するわけではなく、imecの研究成果を元にさまざまなファウンダリーが自身のプロセスを開発するといった感じで、その意味では今回の発表も直接次世代のプロセスに採用という話にはならないはずだが、なにかしらの影響を与えるであろうとは思う。

中立機関imecが挑むCFETの壁
PMOSの性能劣化を防ぐ新絶縁層「FS-BDI」

　さてimecは2023年、ロードマップにCFETを登場させている。論文という意味では、例えば2022年のVLSIシンポジウムには"PPAC of sheet-based CFET configurations for 4 track design with 16nm metal pitch"という論文を発表しており、最近は改めてCFETそのものの論文を出すという感じはなく、むしろCFETを支える周辺技術に視点が移っている格好だ。今回の論文もそうで、タイトルの通りCFETのBackside Contactの改良を論じたものである。

　今回の発表内容であるが、BSC(Back Side Contact)の作り方を変えた、というものである。

左(Beta scheme)が従来の製造方法、右(Delta scheme)が今回提案の方法。Beta/Deltaは単に呼び名であってそれ以上の意味はないそうだ

　従来のモノリシックCFETでは縦に2つ(上の画像で言えばT-Ch:Top ChannelとB-Ch:Bottom Channel)のトランジスタが配されるわけだが、ここでT-Ch側は上から、B-Ch側は下からソース/ドレインへ接続することで配線を容易にしよう、というのがBSCの基本的なアイディアである。

　従来はBSCがMDB(Metal Diffusion Bottom)と呼ばれる金属拡散層を経由して構成されていた。直接トランジスタとMDBが接触しないように、両者の接触面には絶縁層を形成する必要がある。これがBS-BDI(BackSide-formed Bottom Dielectric Isolation)である。これに対して今回発表されたものは、BS-BDIの上にもう一層、FS-BDI(FrontSide-formed Bottom Dielectric Isolation)という絶縁層を設ける方式である。

　具体的な構造の概略が下の画像だ。最下層にMDBとBS-BDIが並ぶが、それとB-Chのトランジスタの間にFS-BDIが挟まっているのがわかる。

このケース、T-Channel側はSi(シリコン)で、B-Channel側はSiGe(シリコンゲルマニウム)で構成される構造だ

　これを製造するための方法(細かい手順はこの後出てくる)が下の画像である。まずB-Channel側のPMOS FETを構築、その上にT-Channel側のNMOS FETを構築してから上の配線層を構築。次いでひっくり返してBS-BDIやMDBの配線を構築する格好になる。

NSH(Nanosheet)構築後にGATEの構築の際にFS-BDIを追加する工程が加わる形である

　この手順はimecがこれまで開発してきたCFETの製造手順そのものであり、今回のFS-BDIの構築はその最後の最初の部分での変更(工程追加)で済むので、全体の工程はそれほど増えないとされる。

　ではなぜここにFS-BDIを追加しようと考えたか？　というと、B-ChannelのPMOS側をSiGeで構築する際に、FS-BDIがないとSiGeが構築後に成長してしまう(下の画像左側)ことがある。この成長要因はSDキャビティ(S/Dと、その内側の空間)の深さが変動、結果としてSiGe部分の体積のバラつきが発生することに起因する。

SiGeの体積が左右で明らかに異なっているのがわかる

　このバラつきは、Nanosheetの先端、それとSub Finの両方のSiがSiGeの成長に寄与することに起因するが、ここがバラつくことによってPSiGeとそのほかの金属との比率が変動し、これがPMOS側のトランジスタの特性に影響を与えてしまう。

　結果としてPMOS側の特性が伸びないことが起きており、これをなんとかしたかったわけだ。FS-BDIを挟むことにより、SiGeの成長が物理的にFS-BDIの層で止められるため、SiGe部の体積、つまりそのほかの金属との比率を理想的な割合に抑えやすくなる。そのうえ、体積の変動率も抑えられるのがFS-BDIを利用するメリットとされる。

　これをもう少しわかりやすく示したのが下の画像である。SiGeの体積を必要十分以上にしないことで抵抗を抑えられ、B-channelトランジスタの特性を改善し、さらに安定させられるわけだ。

MDBに抵抗がないわけではないが、SiGeに比べるとずっと低い