超高速LPDDR5xメモリとのタイミングを同期させるクロックの工夫
次がZero Defectに関する取り組み。もちろん最初にちゃんと動作確認をして欠品を出荷しないというのは当然なのだが、チップレット構成もそうだし、外部に別のチップが付く場合には、そこで起因する動作範囲をきちんとすり合わせすることも重要なポイントである。今回は一例として外部のLPDDRメモリーとの動作のすり合わせの話である。
今回の試作品は第3世代にあたる。外部メモリーはLPDDR5x 256bitで帯域が前世代と比べて8倍近くになっている。もちろんNPUの性能が400TOPSと前世代比で6倍以上になっているため、メモリー帯域もそれに合わせて増やす必要がある
LPDDR5xの場合は、高速化したLPDDR5xとタイミングが間に合うようにする、というのが主目的であり、回路的な工夫もいろいろなされているのだが、1つ大きなものがクロックの遅れを最小限にするため、クロックツリーの中に細かくmCPGM(mini Clock Pulse Generator Module)を配することで、おおもとのクロックソースからの遅れを最小に抑えるという工夫がなされているそうだ。
mCPGMを配することで、クロックソースからの遅れを最小に抑えられる。ただ今度はすべてのmCPGMからそれぞれのコアまでの到達距離を完全に一致させないといけない制約が入る
こうした工夫により、当初は3700ps程度になると予想されていたクロックのレイテンシーを2440ps程度まで抑えることが可能になった、としている。
レイテンシーが減るほどタイミングのマージンが増えることになり、それだけ動作安定度が高まる
ちなみにテストの際には、別途用意したテスト用のクロックモジュール経由でクロック信号を注入するのではなく、テスト端子からmCPGMにクロック信号を注入することで、より実際に近い環境での検証ができるとしている。
テスト用のクロック注入用モジュールをmCPGMで代用できるので、モジュールを節約できるという意味でも効果的である
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