ロードマップでわかる！当世プロセッサー事情

第737回

Sierra Forestの内部構造はGracemontとほぼ変わらない　インテル CPUロードマップ

Sierra Forestのダイサイズは
Emerald Rapidsと同程度

　構成を定めたところで、次は寸法の推定である。まずPコアとEコアの寸法比だが、連載688回のスライドはさすがに荒すぎて推定に使うのも厳しすぎる。と思ったらWikipediaのRaptor Lake(英語版)に、Core i9-13900Kのダイ写真と、それをブロック分けした写真が掲載されていた。

　幸いCC0ライセンス（著作権による制限を受けないで再利用できる）での提供なので、遠慮なく使わせていただいたのが下の画像である。

Raptor Lakeのダイ写真。ここでグレーアウトされているのは単に明確にその用途が判断付かない部分であって、別に回路がないわけではない

　面積比率で言えばPコア×1+3MB LLC:Eコア×4+4MB L2+3MB LLC＝1:1.248といったところ。Eコアの方が幅は広いがやや高さが少ない感じである。4つのEコアと2次キャッシュに挟まれた部分が少し面積を取っている(おそらくL2/L3のコントローラー部と思われる)のでやや幅広になっている感じで、これをもう少し再設計して最適化すれば幅がもう少し減るように思うが、それはともかくこの数字をそのまま使うと、Intel 7でこれを構築した場合には13.18×1.248＝16.45mm²といったところ。

　これを36個集積すると592.2mm²になる。実際にはさらにメモリー・コントローラーが入るので658mm²くらい。それにPHYの分など(DDR5が8chと、あとEMIB経由でI/Oチップレットを接続するための内部のメッシュのPHYが8対なり10対必要になる)があることを加味すると、750mm²といったところか。要するにEmerald Rapidsと同じ程度のダイサイズになることが想定される。要するに、ギリギリ1チップテットでも実装できそうというわけだ。

　では2/3チップレットの可能性はあるか？　まず2チップレット。これでも必要量なブロック数は1チップレットの場合と同じで、合計40ブロック。2つなので20チップレットになる。

2チップレット構成の推定図

　これでは少し無駄が出るが各チップレットあたり12ブロックで、うち2つは空き(もしくは冗長ブロックにする？)とする上図のような方式だ。これなら12ブロック分の面積は395mm²ほど。周囲のPHYの分を加味しても500mm²程度で収まり、だいぶ製造の容易度が上がる。

　さらに無駄が多いのが3チップレット。こちらでは必要ブロック数がEコア×4のブロックが36とメモリーコントローラーが6ブロックになり、42ブロック。これを3で割って14ブロックとなる。これは下図のような構造になることを意味する。これならば、チップレットの大きさは2チップレットの場合と変わらず500mm²程度にしかならない。

3チップレット構成の推定図

　経済合理性を考えれば3チップレットという選択肢はあり得ない。2チップレットはまだ現実的だが、それなら空きブロックも全部コアを入れることでEコア×4を40ブロック、トータルで160コアの製品にするだろう。逆に言えば144コアしかない、という時点で1 チップレット構成であることが事実上確定したようなものである。

　つくづくインテルは大きなダイサイズの製品を作るのが好きだなと思わざるを得ない推定結果に終わった。さて、間もなくIntel Innovationが開催されるが(この原稿は開催前に書いている)これに関する情報が出てきて筆者の推定の答え合わせができるだろうか？