ロードマップでわかる！当世プロセッサー事情

第890回

Samsung「SF2P」の全貌！ GAA最大の弱点であるPMOS性能低下を克服し、TSMC追撃へ準備万端

GAA最大の弱点「PMOSの性能低下」を撃滅
SiGe歪み強化によるN/P比の適正化

　ここからは具体的な改善点である。まず、チャネルを構成するSi（シリコン）表面の平滑度を向上させることで、電荷の移動量を改善したとしている。

どう平滑化したかはやはり勘所なのか説明はない。論文でも「Si表面粗さはナノシート間の複数の材料除去プロセスの影響を受け、これがチャネル移動度に大きな影響をおよぼす可能性がある。これを最適化したことで、粗さが7%低減された」とだけ説明されている

　実際右のグラフを見ると、Reference(何もしなかった場合)とProcess A(平滑化を施した場合)で、NMOS FETに流れる電流量が改善されていることが示されている。特にNanosheetが広いほど、性能改善が顕著であることも確認された。

　次にSource/Drainの歪みの強化である。原理的にナノシートを利用すると、電子の性能は最適化される一方でホール移動量が大幅に低下する。理由は主表面結晶方位が110面から100面に移行してしまうことである。特に10nm未満に微細化した構造では、輸送特性はファセット(結晶面)に支配されるため、100面の影響が大きくなりやすい。

これはSF2Pの話ではなく一般的な話。左の図は、ホールの移動量と電荷移動量をまとめたもので、歪みをかけるほど性能が向上する(逆に0の時には、特にホールの移動量が大幅に落ちる)ことがわかる

　結晶方位は、特にPMOS FETの性能に深刻な影響を及ぼす。連載886回でimecの発表を取り上げたが、imecがPMOS FETの性能を高めるための工夫を凝らしたというのも、元を言えばこのナノシートの結晶方位に起因する。あとナノシートの構造も結構影響することが知られており、Source/Drainの構造構築にも気を使う必要がある。

　これを踏まえた上で、imecではPMOSのMDBにFS-BDIを追加することで特性をそろえるという形でPMOS FETの性能改善を図ったが、Samsungでは素直にPMOS側のSiGe（シリコンゲルマニウム）の歪みをさらに高めるという方策を取った。

歪みの応力そのものはナロー・ナノシートで2.3倍、ワイド・ナノシートで2.5倍になったとする

　Referenceというのがおそらく第2世代(つまりSF2)のもので、これと比較して圧縮応力を利用してSiGe層の形成を最適化したもの(Process B)がSF2Pでは利用されており、この結果PMOS FETにおいては駆動性が15～20%改善しているとする。

　こうした改善の結果として、N/P ratio(NMOS FETとPMOS FETの性能比)は最終的にほぼ1.0に近いところまで来ており、また絶対性能も大幅に向上したというのが結論となっている。

この左のグラフから、SP2Pが内部的に3段階の進化を遂げているのがわかる。最終的に性能の低かったPMOSがNMOSをわずかに凌ぐところまで性能が向上しているのだから、改善の効果は大きい

　そもそもCMOSはPMOSとNMOSが協調して動く仕組みだから、NMOSだけ性能が高くても意味がなく、PMOS/NMOSの性能のバランスが重要となる。SF2Pではこのバランスがうまく取れた上で、性能もSF2と比較して10%程度の改善がなされたことがわかる。

　また右のグラフでは、ナロー・ナノシートとワイド・ナノシートのどちらでも性能がキレイに改善していることがわかる。ちなみにこの右側の結果は、リング・オシレーターを構築してその性能を測定したものという話である。