ロードマップでわかる！当世プロセッサー事情

第884回

Samsungが次世代CFETの試作に成功！ IBMの10万ドル方式に対抗する、量産重視な「一括形成プロセス」のリアリティ

数年後の実用化へ手ごたえ
試作3回目で進化したCFETの実力と残された宿題

　以下が実際に構築した結果である。まずはPMOS/NMOS FETと間のMDIの断面である。

PMOS/NMOS FETと間のMDIの断面。MDIの材料および厚みの説明はない

　これは実際のシリコンにXRD/RSM(X線回折を利用した逆格子空間マップという技法)を利用した構造で、ここでは適切な最適化でクロスハッチ(薄膜構築時の歪)を除去できるという話であるが、一番左の写真がわかりにくい。下にある論文の図の方がわかりやすいだろう。

論文に掲載された図。右図の緑色の部分がMDIの領域で、その上下にNMOSおよびPMOSのMOSFETが構築されている。縞模様になっているのはPMOS/NMOSそれぞれのNanosheetを示す

　MDIの構築方法が下の画像で、まずNanosheetを積層した後で、MDIにあたる部分を削り取り、次いで絶縁材料を2回に分けて埋める形で構築されている。もう少し細かい説明が欲しいところなのだが、論文でもこのあたりは触れられていないのは、やはりここも勘所だからなのだろう。

MDIの構築方法。論文の方では、MDI構成の際にハードマスク(耐久性に優れた、無機物ないし金属のマスク)を利用したことが触れられている

　Samsungの方法ではPMOSとNMOSを一緒に構築するが、それでもPMOSとNMOSで、材質は変えられないにしても仕事関数はきちんと分けて構築できる、というのが下の画像である。

TEM-EDS(透過電子顕微鏡を利用したエネルギー分散型X線分光)を利用してそれぞれの構造を撮影した図。NMOSとPMOSが別々の波長に反応していることで異なる仕事関数金属を使っているのがわかる

　これでどの程度それぞれに最適化できているのか？　は不明だが、後で示すようにきちんと動作することは確認されているので、コストとの兼ね合いで十分と判断されたのだろう。

　次がThru Contactである。正式にはThrough Contactだが意味はわかる。要するにPMOSとNMOSを接続する電極であるが、従来はこれが構築できておらず、Top ContactとBottom Contactに分離していた。分離したものをどうするか？　というと、CFETの外側で接続する形になっていたが、これをCFETの内部に組み込むことに成功した。

WACはWrap-Around Contactの略で、タングステンなどの材料をCFETに周囲に巻き付けるように構築して、これを使ってTop ContactとBottom Contactを接続する技法である

　説明によればWACの場合に比較して抵抗を3.2%、寄生容量を6.3%削減できたとする。もちろんこの抵抗や容量の削減はあくまでWACとThru-Contactの比較であり、トランジスタ全体からするとそれほど大きな比率にはならないが、それでも細かく抵抗や容量削減を積み重ねる中ではバカにできない数値だと考えられる。

　ここからは実際の特性に関する話である。まず上側のNMOSトランジスタの特性が下の画像だ。動作特性は想定通りの報告になっている。

上側のNMOSトランジスタの特性。On/Off Ratioは文字通りNMOS FETをOn/Offした時に流れる電流の比である。TSMCが2023年に出した論文では目標が10E6～10E7だったため、これを達成しているわけだ

　Survival Rate(生存率)が95%を超えているのは少ないように見えるかもしれないが、2024年のimecの報告では、当初の生存率が11%だったのが79%まで改善しており、95%超えというのはかなり良好な部類に入ると思われる。

　下の画像はソース/ドレインのCommon Contact経由でPMOSとNMOSのFETを駆動した際の仕事関数の特性を測定したもので、それぞれ75mV/dec・73mV/decと比較的良好な結果を示している。

仕事関数の特性。ただし生存率は40%程度である

　下の画像はIDsat(飽和ドレイン電流)をNMOSとPMOSでそれぞれ測定したものである。IDsatの具体的な電流量が示されていないので判断が難しいが、"Excellent IDsat"とあるので悪い数字ではないのだろう。

IDsatをNMOSとPMOSで測定した結果。縦軸はリーク電流、横軸がIDsatとなる

　それよりもNMOSの方のIoffのバラつきが大きい(あと絶対値も大きい)のがやや問題である。説明では、Top S/D領域を形成する際のエピタキシャル成長が不完全で、これがリーク経路になってしまっているとあり、このあたりは今後の改良が必要な部分と思われる。

　下の画像はVTlin(線形領域しきい値電圧:トランジスタがオン状態になるために必要な最小ゲート電圧)とIoffの関係を記録したものである。

VTlinとIoffの関係。横軸がTLinだが、これが通常の軸なのか対数軸なのか不明である。多分対数軸ではなさそうではある。ちなみにVDSが0.05Vの時の特性とのこと

　NMOSの方が縦に長く分布しているのはIDsatの測定結果と同じ理由だとして、問題はPMOSの方で、VTlinのバラつきがPMOSの倍ほどになっていることだ。これに関しては、均一な内部ゲート長を実現し、VTのばらつきを最小限に抑えるために、ボトムのソース/ドレインにおいて急勾配のエッチングプロファイルが必要である、としており今後の課題とされている。

　全体として、ゲートピッチ42nmで動作するCFETを構築するために以下の3項目を開発し、無事実装に成功したことをアピールした。

• 多層積層ナノシートチャネル用の新規エピタキシャル成長技術
• NMOSとPMOSを分離するのに十分な厚さを持つMDI
• 上部のソース/ドレインを貫通するCommon Contact(Thru-Contact)

　ただ現時点でこれがすぐに商用に転用できるか？　というとまだ改善すべき箇所はたくさんある。IBMのCMOS 7Aは5年後の実用化を目指すという話であったが、今回のSamsungのCFETも同様にまだ実用まで数年を要しそうである。逆に言えばあと数年でCFETが実用化されそう、という手ごたえを感じる発表であった。