ロードマップでわかる！当世プロセッサー事情

第884回

Samsungが次世代CFETの試作に成功！ IBMの10万ドル方式に対抗する、量産重視な「一括形成プロセス」のリアリティ

IBMの半額でCFETを作る？
コスト面で圧倒的に有利なSamsung流の一括形成プロセス

　2026年はトランジスタそのものを更新、Nanosheetの数を3枚に増やすとともにゲートピッチを42nmに縮小した。ただ単にゲート幅を短縮しただけでなく、Common Contactの構築方法をTail VIAからThru-contactに変更するなど、構造そのものに若干手が入っている。

　構造そのもので言えばIBMと異なり、PMOSとNMOSが一列に並んでいる(IBMでいうところのAligned Design)方式である。上の画像で示したように、新たにMDI(Middle Dielectric Isolation:中間絶縁層)が構築されており、またThru-contactが新たに追加されているのがわかる。

青字の部分が今回の変更点である

　比較用に、2024年の発表における構造を下の画像に示すが、かなり構成要素は似ているものの、より複雑な構造になっているのがわかる。

2024年の発表における構造。この時の発表は既存のCMOSプロセスでそのまま構築できること、それとBSPDNとの相性の良さを前面に押し出したものだった。SA-DBCはSelf Aligned Direct Back-side Contact、BGCはBack-side Gate Contactの意味である

　大きなポイントはMDIを追加したことで、2024年の論文ではMDIに言及していないが、本来NMOSとPMOSの2つのトランジスタを電気的に絶縁するために重要な要素である。ただ構築はいろいろ難しい。MDIを構築できる空間を設けるとともに、そこに絶縁材料を充填する両方の技法が求められるわけで、2024年ではパスされたようだが、今回これをちゃんと実装できた、という話である(Thru-contactの話は後述する)。

MDIに関しては「注意深く構築する必要がある」とだけで、具体的にどのくらいの厚みが必要かの説明は(そこが肝心ということもあるのだろうが)なかった

　次に製造法である。IBMの場合、PMOSとNMOSを別々に構築して、それをウェハー重ね合わせでCFETを構築するという、確かにメリットは多いかもしれないが工数が増え、コストが跳ね上がりそうな手法であった。重ね合わせの精度が求められるため、歩留まりが急落しそうでもある。

　しかし、Samsungは順当に以下のフローで構築できるとしている。

(1) PMOS/NMOSを3枚ずつのフィンで構築(まだGAAになっていない)
(2) STI(素子分離領域)とダミーゲートを構築
(3) MDIを構築
(4) ソース/ドレインを構築
(5) GAAを構築
(6) RMG(メタルゲートの薄膜化)
(7) MOL(Middle of Line:NMOSとPMOSの間の配線)の構築
(8) BEOL(Back End of Line:配線層)の構築

　もちろんIBMのCMOS 7Aで利点として挙げられた「NMOSとPMOSで異なる材料を利用したり、個別に最適化を施す」ことは難しいが、その代わりにコストは圧倒的に安くなる。CMOS7Aについて「製造コストが1枚10万ドルに達しても全然不思議ではない」と説明したが、Samsungのこちらの構築法ではもっと安価になる(5～6万ドルくらい？)と思われる。