前回はNVIDIAのISSCC 2026での講演を解説したが、NVIDIAはあくまでもファブレスの企業なので製造は外部のTSMCに委託する格好となる。ということで今回はTSMCのChih-Tsung Shih氏(Technical Manager, Silicon Photonics and Analog Devices Division)による"Silicon Photonics Platform for Next-Generation HPC Technologies"の内容を解説したい。
銅の限界と光へのステップ
そして使用される素材
なぜ銅配線を光ファイバーにするのか？ という簡単明快な理由が下の画像だ。表皮効果(Skin effect:信号周波数が上がると、配線の外周に近いところでだけ電流が流れるようになる)による抵抗増や速度の限界、物理的なケーブルの体積や重量などが問題になるという話だ。
これまではコストが最大の理由で、銅配線が多用されてきた。それにしてももう少しマシな写真はなかったのか？＞右下
ではどこで光ファイバーにするのか？というのが下の画像で、現状クロスオーバーしているのがスケールアップ、基板上は引き続き銅配線という認識は正しいだろう。
銅配線から光ファイバーに変更するタイミング。Scale-acrossという言い方はあまり聞かない
その光ファイバーを利用する場合にどんな構造になるのか？ をまとめたのが下の画像である。
光ファイバーを利用する場合の構造。ただこの順で出てきたわけではなく、1→4→3→2という感じ。5は1～4とまったく異なる流れで立ち上がっている
従来のPluggable Transceiverを利用するのが一番上のRetimed Pluggable。そこから送信側だけを残し受信側の処理をASIC側に移したのがLRO(Linear Receiver Optics)、送受信の処理を両方ASICに移したのがLPO(Linear Pluggable Optics)、光信号と電気信号の処理をチップレットなどに移行させ、Pluggable Moduleの必要性まで排除したのがCPO(Co-Package Optics)、将来的には光ファイバーでなくインターポーザーや基板に光信号を通し、これでチップレット間も接続するというのがOptical on Interposerになる。
次は光接続を構成するコンポーネントについてだ。大きく分けるとIII-V(*1)とSi(シリコン)、SiN(窒化シリコン)があり、それぞれ用途が異なる。幸いなのは、通常のCMOSプロセスで統合して製造できることで、これがコスト削減や消費電力/部品点数削減に大きな効果がある。
光接続を構成する要素。といっても高速ロジック向けのCMOSプロセスでは難しく、BCD(Bipolar・CMOS・DMOS)プロセスやRF CMOSプロセスなど、少し違ったものになる。CPOの議論をするときに、EICとPICで別々のプロセスを利用する理由がこのへんにある
(*1) III-V族半導体:III族は例えばアルミニウム・ガリウム・インジウム、V族は窒素・リン・ヒ素・アンチモンなどがあり、これを組み合わせて半導体を作る。
導光路に関しては、Si/SiN系はIndex Contrast(屈曲率コントラスト)が高いため、長距離伝達の際にはロスが大きくなるが、その代わり導光路を曲げる際の曲率を小さくできるし、小型化も可能である。
光ファイバーは数m～数kmの伝達には有利だが導光路の幅は～7μmと大きく、曲率は半径5000μmとさらに大きい。Si/SiNははるかに小さいのがわかる。このあたりは、どのくらいの到達距離を狙うかで用途が別れる部分だ
これは特にシリコン・インターポーザーや基板に光を通す場合に有利だし、CPOにおけるPICの小型化にも貢献する。ではSiとSiNのどちらが有利か？ というのが下の画像である。
SiとSiNのどちらが有利か？ を示す画像。連載834回で取り上げたGlobalFoundriesのフォトニクスの実装でも、SiNが有利という話が出てきていた
純粋に導光路として考えるとSiNの方が便利ではある。ただ単なる導光路ならSiNでいいが、アクティブデバイスは作れないこと、それと価格が上がるあたりがトレードオフのポイントとなる。
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