ロードマップでわかる！当世プロセッサー事情

第876回

このままではメモリーが燃える！ HBM4/5世代に向けた電力供給の限界と、Samsungが示すパッケージ協調設計の解

物理構造の抜本的対策
TSVの増量と埋め込みキャパシターの導入

　さて、1つずつ問題を解決していこう。まずは配線抵抗に起因する電圧降下(や発熱)の削減である。従来のDRAMの場合、そもそも構造がシンプルであるから抵抗そのものが少ないし、抵抗値の解析も従来型の技法で簡単に実行できる。

LPDDRは複数枚のダイを積み重ねる構造なので、Bond Wireで接続される構造である。もうこの方式は数十年の実績があり、解析も当然楽である

　ところがHBMの場合、ベースダイの上にDRAMダイが複数搭載され、しかもそれがTSVで接続されているうえに、パッケージとはインターポーザー経由で接続されているという非常に複雑な構造になっており、解析が非常に複雑である。

HBMの場合、ベースダイとDRAMダイでPDN(Power Delivery Network)を共有しているのでさらに解析が複雑になる

　それはともかくとしてHBMで抵抗を下げるにはどうすればいいか？　要は電源ラインを中央のTSVエリアだけでなく、その周囲にも電源ラインを置けばいい。結果としてTSVの数はどんどんうなぎ登りに増えていくわけだ。

中央のTSVエリアだけでなく、その周囲にも電源ラインを設ければ抵抗を下げられる。こういうと簡単だが、実際には中央部以外にもTSVを設けて、そこで電源を供給するので、そうでなくても高いHBMの製造コストがさらに上がることになる

　関係ないが、右のグラフにしれっとHBM5の文字があるのもおそろしい。もうそこに向けての開発が始まっているわけだ。実際にTSVの数を増やすとどうなるのか？　というのが下の画像だ。Power Integrityが大幅に改善するし、1本の電源配線あたりに流れる電流量が相対的に減る分、発熱も明確に減っているのがわかる。

"more"を消して"A lot"に書き換えているあたり、コストはバカにならないほど高いのだろうが、AIブームのおかげでそうした高価格でも売れるからこそこれが成立する、という構図でもある

　「やる価値がある!(But it's worth it!)」とあるが、確かにコストは上がっても電力損失を大幅に減らせるのだから、そう言いたくなる気持ちはわかる。ただこれ、解析はすごく大変になりそうである。

　次がDecoupling Capacitor、要するにバイパスコンデンサー（以下、パスコン）である。通常のDRAMの場合、あまりパスコンは必要ない。というのはDRAMセルそのものがコンデンサーだからだ。もちろんDDRやGDDRなどでは電源ライン周りにパスコンが必要になるため、パッケージを見るとそれなりにパスコンが配されているのがわかるが、それほど多くはない。

DRAMチップのロジックは最小限なので、それほどパスコンがなくてもなんとかなるという話もある。もちろん最近は信号速度が上がってきたので、適切にパスコンを入れないと高速動作時に不安定になりかねない

CFDのDDR5-5600 DIMMのアップ。DRAMチップの脇にパスコンが並んでいる

　ではHBMは？　というとこれが大問題で、DRAMのダイに関してはパスコンがなくても問題はないのだが、ベースダイはロジックなので、ここのそばにパスコンをどうしても置きたい。ところが、物理的に搭載する場所がないのが問題である。

この話は今までもあったのだが、このところの信号速度の急激な増加で消費電力が増え、いよいよシャレにならない事態になってきた、というのが正確なところだ

　DRAMダイをパスコン代わりに、というのも考えられなくもないのだが、TSV経由になるため隣接しているといっても少し距離がある。そしてシリコンインターポーザーの上にはパスコンを配せないので、どうしてもパッケージ基板上になり、ベースダイのそばに置けないというのが問題である。

　しかし、信号速度が上がるとどうしてもパスコンなしでは特性が悪化する。先にIR Drop対策として電源用の配線(TSV)を増やすという話をしたが、これも効果はあるが十分ではないとする。

信号速度が上がるとパスコンなしでは特性が悪化する。右下はおそらくSpiceかなにかを利用したシミュレーションでのものと思われる。緑がダイ上にパスコンを配した状態、赤がなしの状態で、1GHzを超えたあたりから特性が大きく変化し始めるのがわかる

　1つのアイディアがベースダイ、つまりロジック回路のダイの中にキャパシターを埋め込む方法だ。これは特に周波数が高いところで効果がある。下の画像を見ると、オリジナルの灰色に比べ、キャパシター埋め込みの青色のグラフは明確にインピーダンスが減っている。

具体的にはロジックダイの配線層の中にキャパシターを構築する話と思われる。またData Eyeの高さも改善がある(左側のグラフ)としている

　もう1つのアイディアが、シリコンインターポーザーの中にISC(Integrated Stack Capacitor)、つまり埋め込みコンデンサーを仕込むという方式だ。下の画像はシリコンインターポーザーに複数個のISCを埋め込んで、その際に特性がどう変わるかをシミュレーションしたグラフだ。

もっとも右側は縦軸の表記がないので断言はしにくいが、対数軸になっているので、おそらくISCありとなしで一桁以上改善されるようだ

　左側は電圧の収束がMIMCAPが多いほど早い(し、収束後の電圧変動も小さい)ことが示されている。右は周波数とインピーダンスの関係を示したもので、ISCを利用することで高周波域におけるインピーダンスが大きく下がる。つまり、普通にCoWoSなどを使っただけではダメで、ISCを埋め込んでいるような高価格なインターポーザーが必要になる。