第752回

Emerald Rapidsは32コアを境に性能に大きな差が出る　インテル CPUロードマップ

2024年01月01日 12時00分更新

文● 大原雄介（http://www.yusuke-ohara.com/）　編集●北村／ASCII

32コア以下の製品は3次キャッシュの容量が
Sapphire Rapidsと変わらない

　ではMCCは？　というと、XCCのタイルをそのまま使うことはできない。というのはメモリーコントローラーとUPI/PCIeレーンの数が足りないからだ。SKU一覧では細かすぎるうえにいくつか落ちている項目があるので、Intel ArkからEmerald Rapidsのスペックを落としてまとめたのが表である。

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　全SKUともにPCIeが80レーン、DDR5も8ch搭載されている。周辺回路周りで言えば、XCCとMCCの違いは以下になる。

UPIが最大3ch(3×16レーン)に(XCCは最大4ch)
アクセラレーター(DSA/QAT/DLB/IAA)が各1個(XCCはすべて最大4つづつ)

　したがって、これをまともに構成した場合には、現在の7×5のブロックではどう考えても足らず、8×5ないし6×6ブロックになる。現実的に可能性が高いのは6×6ブロックで、構成としては下図のようになるだろう。

MCCのタイル構造推定図

　もしこれをXCCと「まったく同じ構成で」実現したとするとどうなるか？　というと、XCCの7×6ブロック分の面積が28.2×20.5mmで、これを6×6ブロックに組み替えると24.1×24.5mmほど。さらにブロックの上下にアクセラレーターやPCIe/UPIブロックが配され、またブロックの横にはPHYのエリアが付くので、下の画像のような構成になるはずだ。

これは「(仮)」と書いたとおりで、実際のMCCのタイルとは異なると考えられる

　この場合最終的にタイルの寸法は26.8×31.2mmほどになり、面積は836.2mm²ほど。Reticle Limit（ダイサイズの限界）に挑戦というか、ややブッちぎっていないか？　という寸法になる計算だ。いくらなんでもこれはおかしい。

　実は上の画像の構成は、それぞれのコア＋LCCがXCCとMCCで同じという前提で話をしている。ここでもう一度表を見て欲しいのだが、XCC、つまり黄色のものはLLC(Last Level Cache)容量がコア数×5MBになっている。ところがMCC、つまりピンクであるが、こちらは以下の4種類が存在する。

MCCの種類
コア数	LLC容量
32コア	60MB
28コア	52.5MB
24コア	60MB
24コア	45MB

　このうち24コアで60MBなのはXeon Gold 6542Yのみで、他はLLC容量がコアあたり1.875MBとSapphire Rapidsと変わらない数字になっているのがわかる。

　これはEE LCCも同じであり、32コア以下の製品は3次キャッシュ容量を据え置きにすることで個々のブロックの面積を減らしており、結果としてタイルの面積(上の画像で言えば高さ方向)を減らせると思われる。どの程度か？　というのはもう少し細かい写真が出てこないとなんとも言えないのだが、3次キャッシュの面積が6割強減っているのはそれなりにインパクトがある。

　例えばブロックの高さがこれで1割減ったとすれば753.1mm²、2割なら670.0mm²ほどになる計算である。3割までは減らないと思うので、実際は700mm²弱くらいではないかと思うのだが、そこまで減ればXCCのタイルより明らかに面積が減るので、それだけ歩留まりが上がり、原価も下がりそうだ。

　ちなみにXeon Gold 6542YだけLLCが60MBなのは、コアは24コアのみ有効にしつつ、LLCは32コア分すべてを有効にしているのだろう。

　EE LCCもコア数が20に減った以外はMCCと同じなので、下図のような構成だろう。正確なダイサイズは不明だが、仮にLLC 5MBだったとしても617.3mm²ほどなので、実際には500mm²台あたりで収まるものと考えられる。