ロードマップでわかる！当世プロセッサー事情

第896回

Arm自社設計「AGI CPU」の全貌、10-wideデコードと2ダイ構成で見せた優等生的な実力

ダイあたり500億トランジスタを擁するAGI CPUの内部レイアウト

　次は、コアをつなぐインターコネクトである。SMN-S3を利用してCPUコアとSLC(System Level Cache:要するにL3)を接続する構造になっているが、このメッシュ全体は8×9構成になっており、全部で72のメッシュストップが存在する構成になっていることが明らかにされた。

SMN-S3を利用したメッシュ構造。後で実際のダイ写真に被せる形でこの詳細が示されている

　もっともこの72のメッシュストップ全部にCPUやSLCがぶら下がっているわけではなく、CPUやSLCが接続されているのは5×7の35ヵ所だという数字が質疑応答の中で開示されている。では残りは？　というと、メモリーコントローラーやPCIe、Die-to-Die I/Fなどに費やされている格好だ。

　また、SLCは128MBになることが説明されている。これはL2とは別である。ただ128MBというのは2ダイでの合計であり、ダイあたりでは64MBになるようだ。

　下の画像がCSS V3に含まれるコンポーネントであり、AGI CPUはこれらをすべて搭載している。

CSS V3に含まれるコンポーネント。上の水色と中央のオレンジがCSS V3に属する部分で、下の紫はArmからもリファレンスは提供されるだろうが、基本はユーザーが勝手に変更できる部分のはずである。謎なのが右上のDecodeブロック。Armの技術文書を探してみたが、該当するものが見つからない。もしかしてDebugのタイプミスだろうか？

　システム全体では2ソケット構成が可能であり、外付けでBMC(Baseboard Management Controller:サーバーの基板全体を外部から管理できるI/F)と接続するためのMCP(Manageability Control Processor)なども用意されているとする。

　実際にこれと周辺回路を全部組み合わせた、1つのチップレット内の構成が下の画像だ。

チップレット内の構成。このブロック図から見るに、Die-to-DieはCMN S3をそのまま2つのダイに拡張する形で信号を通しているように見える

　右上にあるDie-to-Dieサブシステムは、2つのダイで1つのAGI CPUを構成することになっており、この接続がUCIeを利用していることを意味する。CMN Coherent Gatewaysというのは、CNM S3のプロトコルを相手のダイに送り出す、あるいは相手のダイから受け取るためのものと思われる。

　なお、前回の記事の中で、「"extension links"なるものが物理的にどういう形で実装されるのか、現状さっぱり判断できない」と説明した"AMBA CHI extension links"であるが、ひょっとするとこのDie-to-DieのI/Fを指している可能性もわずかながらありそうに思える。

　ところで、このページ最初の画像でメッシュの構造が8×9になると説明したが、その内部が下の画像である。

インターコネクトの内部。これではどう見ても7×9にしかならないのだが、ひょっとするとI/Oが横方向に2本流れている可能性がある

　中央に5×7の配置でCompute Tileが並び、その左右がDMS(DDR Memory Subsystem)、上がI/O、下がDDS(Die-to-Die Subsystem)という格好でブロックが並ぶ。

　連載870回で「実際には70コア(5×14)があり、うち2つが冗長コア扱いということでいいと思う」と書いたが、この計算は正しかった。

　ただ「ちなみにそれぞれの枠の右側に位置しているのが2MBの2次キャッシュと思われる」と書いたのは間違いで、これはSLCのようだ。つまり1つのダイに70個のコアと70個のSLCブロックがあり、コアの方は2つを冗長ブロックとして68コア、SLCの方は64個を有効(6個は冗長ブロック)として、1個あたり1MBで64MBという構造になっているようだ。

AGI CPUの内部構造。CTSSはCompute Tile 1.5個分である。要するにジャスト1個分にすると文字が小さくなりすぎるので「このあたりがみんなCTSS」という意味だと思われる

　上の画像が内部構造であるが、CTSSの領域は正確ではない。CTSSのブロックは実際には下の画像のようになっていると思われる。ちなみに1ダイあたりのトランジスタ数は500億を超えているとのこと。製造はTSMCのN3Pという説明があった。

黄色い部分がCNM S3のメッシュ、太くなっているところがメッシュストップ。この図で言えば、左側上下がCPUコアとの接続部、右側上下がSLCとの接続部と思われる

　前述したインターコネクトの説明では7×9ブロックしか存在しない計算になるのだが、その前に8×9ブロックという説明がある。そこで、AGI CPUの内部構造画像をもう一度見てみると、PSSのブロックに縦方向に2本の配線が走っているように見える。おそらくはPSSおよびSCSは、2本のメッシュと接続する構成になっているものと思われる。