ロードマップでわかる！当世プロセッサー事情

第889回

なぜ巨大チップは歪んで壊れるのか？ SK HynixのHBM4「MR-MUF」とTSMCのCoWoS-Lを襲う熱膨張の罠

9.5-reticleで急激に跳ね上がる発熱と反り
TSMC「CoWoS-L」のシミュレーションと現実のギャップ

　これに絡んでもう1つご紹介したい。今度はShort Course Technology 3、TSMCのChih Hang Tung氏(Deputy Technical Director of Pathfinding in Forward Looking Strategy Program)による"Heterogeneous Integration with Advanced 2.5D/3D Technologies"である。こちらはいわばTSMCのCoWoS/InFO/SoICというパッケージ技術の総ざらえ的な内容になっているのだが、終わりの方で少し発熱に関しての説明があった。

　消費電力が増え、発熱もこれにともなって増えることに加え、パッケージの大型化で反りも飛躍的に増える。

このWarpage(反り)の縦軸がどの程度かというのはイラストなのでなんとも言い難いのだが、とにかく飛躍的に増えると言いたいわけだ

　この図と、下の画像のCoWoSのロードマップを見比べていただけると、上の画像のパッケージは左から1-reticle(最初のCoWoS)、次が3.3-reticle、5.5-reticleと来て、いきなり消費電力/温度と反りが跳ね上がっているのは9.5-reticleのCoWoSを指しているものと想像できる。

CoWoSのロードマップ。これは2026年7月に行われたTSMC Technology Symposiumにおけるスライド

　さてこのCoWoS-Lであるが、CoWoS-Sと比較するとTIM(Thermal Interface Material)の工夫と反りへの最適化を施すことで、CoWoS-Sよりも良好な特性を得ているという説明があった。

CIPはCure-In-Place、その場で硬化するタイプの材料であることを意味する。RTは室温で、要は室温と超高温状態を行き来しても、歪みが少ないということらしい

　ただこれよく見るとわかるが、温度が変わってもHeat Coverとダイの間を一定の間隔を保つので、CoWoS-Sのように両端が接触して破損とかが起こりにくいと説明されている。ちなみに説明ではCoWoS-SよりもCoWoS-Lの方がCTEミスマッチが少ないとされている。

　ただSK Hynixの説明と異なっているし、直感的にも理解しにくいのだが、なにかしら工夫を凝らしているのだと思う。上の画像の左の写真を見ると、CoWoS-Lの方は9.5-reticleのものに見えるのだが、そういう意味では計画段階ではCoWoS-Lベースの9.5-reticleはうまく動くはずだったのだろう。その意味では、必ずしも予定通りに進まないということがTSMCでもある、という貴重な実例になったのかもしれない。