ロードマップでわかる！当世プロセッサー事情

第889回

なぜ巨大チップは歪んで壊れるのか？ SK HynixのHBM4「MR-MUF」とTSMCのCoWoS-Lを襲う熱膨張の罠

　前回の前半で、パッケージの歪みに関する話に触れた。そこで今回はSK HynixのYeontaek Hwang氏(Simulation Engineer(HBM/SiP), SK hynix America Inc.)らによるTFS 1.2の"High Bandwidth Memory 4 (HBM4) Package Development Challenges"を中心に、あとTSMCの講演なども適時組み合わせて解説したい。

MR-MUFが直面するダイの反りとバンプ低減の課題

　SK Hynixは2025年9月に早くもHBM4の開発完了を発表しており、その意味ではHBM4そのものに関するニュースではない。

　あと同社はHBM4以降ではBaseダイを自社製ではなくTSMCに製造委託することを2024年に発表しているが、これも旧聞というか今さら取り上げる話題というわけではない。

HBM2E～HBM4までの仕様一覧。もっともこのスピードに関しては結構製品ごとに違ったりする

　最近の話で言うなら、今年5月にiHBMを発表したが、これはHBM5以降で利用される技術であり、少なくともHBM4世代には入らない(HBM4eも多分これを使わないだろう)。

iHBM模式図。要するにHBMとSoCを接続するI/F(D2D PHY)の消費電力が大きくなりすぎて発熱が困難&HBMのDRAMダイに悪影響をおよぼすので、D2D PHYを横にずらし、その真上にICEと呼ばれる冷却経路を設けてD2D PHYの発熱はここから逃がすという仕組み

　では今回の話はなにか？　というと、そのHBM4そのもののパッケージング、それとHBM4をSoCに搭載する際のパッケージングの問題である。

　まずHBM4のSK Hynixでの製造方法が下の画像だ。どういう方法かというと、Baseダイ+DRAMダイ×12をまとめて一気に半田付けするという仕組みである。

リフローは通常の半田ごてなどを使った方式と異なり、あらかじめペースト状のハンダを接続面に塗布しておき、チップ全体を加熱するとハンダが溶けて接着されるという方式。というか手作業工程はともかく工場での量産工程における半田付けは全部このリフローで行なわれるのが一般的である。ちなみにMR-MUFそのものはHBM2の時代から採用した技術とのことだ

　同社はこれをMR-MUF(Mass Reflow Molder Under-Fill)と称しているが、以下のメリットがある。

• 複数のダイをまとめてリフローできるので、工数を大幅に節約でき、短時間で終了する
• 1回のリフローで処理が完結するので、1層毎にリフローする従来の方式よりも熱による応力の影響が少ない
• 高密度のBumpが形成できるので、放熱能力が高い

　その一方、デメリットがある。

• ダイの反りの影響をより受けやすい

　これはわかりやすい。ダイを1枚ずつ半田付けするのであれば、細かく実装時の反りをある程度吸収できるが、全部まとめてとなるとそこまで細かい制御ができなくなる。これを前提にした上で、HBM4ではいろいろな条件が厳しくなる。

Chip Thicknessは要するにダイの厚み、C2C BLTはダイ間をつなぐBumpの高さである

　大前提として、HBMの高さそのものは720μmに抑える必要がある。その上で、HBM4では最大16層の製品があるわけで、つまり1層あたりの高さを以前の半分以下に抑える必要がある。ダイも薄くする必要があるし、間のBumpの高さも減らさないと720μmに収まりきらないからだ。ところがダイを薄くするとそれだけ反りやすくなるし、Bumpの高さを減らすという事は反りを吸収できる余地が減る事になる。つまりMR-MUFという方式は、HBM4の実装には色々厳しい条件が付くことになる。

　加えて言うと、2つ上の画像のところでは説明しなかったが、まとめてリフローした後は、樹脂で固めてのパッケージング(Wafer-Level Molding)工程が入ることになるが、そもそもBumpの高さが半減するということは、横から樹脂を詰めることそのものが難しくなるという意味でもある。

　ではこれをどうやって解決したか？　であるが、論文を読んでも「Test Vehicleを用いてプロセスと材料を徹底的に最適化」としか書いてないのは、ここが勘所だからなのであろう。結果的に言えば、12層のHBMをMR-MUFを用いて問題なく製造できたことが確認されたとしている。

　上の画像にある3枚の写真、左は12層のHBMの断面図である。そして右側はT0(組み立て直後)とPre-Condition(完成テスト)終了後のダイの状態をC-SAM(超音波診断)で確認したもので、接続部にVoid(無効な接続)がないことが確認できたとしている。

　さらにポストコンディション直後とバイアスなしの高度加速応力試験後、および熱サイクル試験後のディジーチェーン抵抗を測定したのが下の画像であるが、見ての通り抵抗値にはほとんど変化がない。これは要するに信頼性試験を行なった後でも、Bumpの接続性に異常がないことを示しているとされる。

要するに下層部から上層部までの抵抗を順に測定して言ったもの。ほぼ抵抗値に変化がないので、接続のBumpに変化が見られないと判断できる

　以上のことから、HBM4とおそらく続くHBM4Eに関してはこのMR-MUFで行けるというのがSK Hynixの主張であるが、HBM5世代になると層数が16を超えるため、そろそろBumpを挟むことそのものが厳しくなり、TSMCのSoICとかインテルのFoveros-Xに代表されるHybrid Bondingに切り替わると見られており、この先はどうなるのか気になるところだ。