ロードマップでわかる！当世プロセッサー事情

第784回

Intel 3は300～500MHz動作周波数が向上する　インテル CPUロードマップ

Intel 3はIntel 4より300～500MHzほど動作周波数が向上

　さてそのIntel 3の中身であるが、まずはStandard CellにおけるPPA Optimizationの結果が下の画像だ。同じ電力では300～500MHzほど動作周波数が向上するとしている。

Standard CellにおけるPPA Optimizationの結果。PPAとはPower・Performance・Areaのこと。この3つを同時に満足させるのは難しいので、通常はPerformance優先(PowerとAreaは大きくなる)か、Power・Area優先(Performanceは下がる)になるのだが、なにをどの程度優先するかのバーターは難しい

　ただこれ、Intel 3の方は210nmのHD Libraryを使っていることに注意されたい。おそらく、HP Libraryでは動作周波数はさらに上がるが、Powerももっと増えるものと思われる。

　さきほども出てきた210nmのHigh Density Libraryと、Intel 4と同じHigh Performance Libraryの違いが下の画像だ。Gate Pitch(横幅：この図で言えば、2つのDiffusion Breakの間の距離)は変化ないが、240nmの方はPMOS/CMOSともに3 Fin構成なのに対し、210nmの方は2 Fin構成となっている。結果的にLibrary Hightが210nmに減ったわけだ。

HD LibraryとHP Libraryの違い。やや気になるのが、M0 Pitchは変わらない(30nm)としているものの、M0の配線幅そのものは太くなってるように見えることだ。これだと結局Libraryの密度そのものが上がらなくないだろうか？

　これだけ見ていたら性能が向上する理由は理解できないのだが、2つ上の画像の右下にあるように、トランジスタとインターコネクトの改善で性能向上を果たしたとしている。その結果、Intel 4の3 Fin構成よりIntel 3の2 Fin構成の方が性能も上がってしかも省電力という特性につながったわけである。

　というわけで、そのインターコネクトについて。Intel 4では配線層が18層だったが、Intel 3では14/18/21層の3種類が用意される。この18MLがある意味標準的な位置付けとなるわけだが、レイヤーで言えばM2とM4が若干微細化されているのがわかる。

Intel 3では3種類のインターコネクトを用意。14MLは将来省電力版の、例えばスマートフォン向けSoCなどを製造する場合に利用することを想定しているのかもしれない。もっとも最近のArmのCPU IPやGPU IPが14層で製造できるのか？　と言われると疑問で、このあたりもう少し具体的にアプリケーションを聞きたいところではある

　またIntel 4の配線では、M1～M4がeCU(銅配線の外側にコバルトの薄膜を付けた構造)になっていたが、Intel 3ではこれがM6までに拡張されたほか、enhanced RCということでおそらくは抵抗を減らすなんらかの工夫がなされた模様だ。

　もしもArrow Lake-Uが本当にIntel 3で製造されているとすれば、18MLあたりが使われるだろう。逆にXeon 6(特にGranite Rapids)は、21MLを使っているかもしれない。