前回に引き続きIEDMで発表された論文について解説していく。今回はショートコースの中で、サムスン電子のDaehyun Moon氏による"Exploring the Evolution of DRAM Technology: Operation Principles, Scaling Challenges, and the Emergence of HBM"から、昨今のDRAMの話をしよう。
このショートコースではDRAMの基本的な構造からの説明、そしてHBMの立ち上げ時期からの変遷などを細かく説明しているが、このあたりの歴史的経緯の話は割愛させていただき、今後のDRAMの方向性、それと今後のHBMの方向性についての内容をご紹介したい。
穴を深く掘り続けるDRAMの進化、ついに物理的限界へ
DRAMは端的に言えば、穴を掘ってそこにコンデンサー(キャパシター)を構成し、このコンデンサーに電荷を貯めることで"1"を表現する(電荷が空になると"0"となる)仕組みである。
DRAMの歴史とは端的に高密度化の歴史でもあり、要するに単位面積あたりの記憶容量を増やすためには、穴の断面積を小さくすることが必須。ところが断面積を減らすと蓄えられる電荷の量が減るため、これを補うために穴の深さをどんどん増やしていった結果、最近はアスペクト比(断面積と高さの比)が1:100を超える世界になっている。
ちなみに東京タワーで1:3.5程度、東京スカイツリーでも1:9.3。世界最高層のブルジュ・ハリファでもやっぱり1:9程度になっており、いかにDRAMのアスペクト比が高いか分かろうというものである。もっともさすがにそろそろアスペクト比を高めるのも技術的に困難な領域に達しており、別の方法を考える必要がでてきている。
実はそのアスペクト比だけでなく、ほかにもいろいろ困難な状況になっている、というのが昨今の状況である。
配線ルール、トランジスタ性能、キャパシタ容量、帯域、全部ギリギリになっている
具体的に言えば、BL(Bit Line:ビット線)もセルの微細化でスペースが厳しくなっているし、WL(Word Line:ワード線)も微細化で作るのが難しくなりつつある。
BL(ビット線)とBC(埋め込みコンタクト)の間には空気を絶縁層につかうAir Gapが配されるわけだが、密度を高めるとそれぞれの間隔が十分に取れなくなり、誤動作を誘発することになる
WLは、ある意味ロジック回路の配線より厳しい場合もあるので、微細化にともない配線が切れたり隣とくっついたり、といった現象が起き始めている
また微細化によりセル同士が隣接することに起因するPGE(Pass Gate Effect)も無視できないことになっている。対処法としてはDRAMのリフレッシュ頻度を高めることが有効だが、リフレッシュ中はDRAMのアクセスができないため性能の低下につながるし、煩雑なリフレッシュは消費電力の増大にもつながることになる。
PGEは、隣接あるいは通過するゲートがDRAMセルに影響を与える現象。キャパシタの容量がどんどん小さくなっている関係で、影響が出やすくなってしまう
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