絶縁や寄生容量/配線抵抗の削減をどうするか？
製造方法以外にもあるCFETの課題
製造方法をどちらにするかはおいておくとして、次からは共通の課題である。CFET構成では構造の密度が上がるがゆえに、より絶縁や寄生容量/配線抵抗の削減が課題になりやすい。
CFETの課題。絶縁性能を上げるために絶縁層の厚みを増やすと寄生容量の増加につながる。もちろん材料の改善である程度は改善できるにしても、最終的にはトレードオフになるので、どのあたりでバランスを取るかが難しいところだ
また前ページ2つ目の画像で、Stacking OrderとしてNMOS on PMOSが選ばれていたが、これを逆にするとどうなるか？ というのが下の画像だ。
黄～赤が引っ張り応力(Tensile stress)、黒～青が圧縮応力(Compressive stress)をそれぞれ示す。PMOS on NMOS構造では、境界層における引っ張り応力がものすごく大きくなりがちになる
PMOS on NMOSにすると境界の圧力がかなり激しくなるので、NMOS on PMOSの方が好ましいとされる。またMOLの構築方法をどうするか？ というのが下の画像。
MOLの構築方法。Conv.はBS-PDNを使わない方式を示す。一番いいのはVIAを使わないCase IIIなのは見てわかる
Case IIIは一番実装密度を上げられるのは当然だが、ではTop ContactにどうやってBSからの配線をつなげるつもりなのかという問題が別途生じる。実装の容易さはCase Iが一番容易であり、そこからCase II/IIIと進むごとに難易度が上がり、一方Cell Heightは減るわけで、これもバーターである。どのあたりが着地点として妥当かを判断するのは難しい。
おそらくA5/A3/A2はこの方式が全部違うのだろう。例えばA5がCase I、A3がCase II、A2がCase IIIだとしても不思議ではない。
ゲートを、異なる2種類の金属を組み合わせるDWFM(Dual Work Function Metal)に置き換えることも有効だとしている。
DWFMを利用することで、PMOSとNMOSで異なるWork Functionの特性を提供でき、これによってリークを低減したり性能を引き上げられる
もっともこれはCFETに限った話ではなく、なんならGAAどころかFinFETでも有効な話ではあるのだが、それがいまだに使われていないのは実際に利用するための課題がまだ多く残っているからで、これはCFETの時代までに実現できるようになってるといいな、という項目と考えた方がいいのかもしれない。
以上のように、現状CFETに関してはどう作り込むか、どういう構造/材料を使うかなど、まだ詰め切れていないところがある。そのあたりをGAA世代の間に詰めて、2030年台のCFET導入に間に合わせたい、と考えるのが正しいのだろう。
週刊アスキーの最新情報を購読しよう
本記事はアフィリエイトプログラムによる収益を得ている場合があります