ロードマップでわかる！当世プロセッサー事情

第785回

Xeon 6のIOチップレットには意地でもDDR5のI/Fを搭載しないインテルの強いこだわり　インテル CPUロードマップ

Xeon 6900シリーズは有機パッケージが2段重ねの不思議な構造

　Xeon 6900シリーズの構成が下の画像だ。こちらもXeon 6700シリーズと同様に推定すると下表の構成になっているように見受けられる。

Xeon 6900シリーズの構成。このCGではEコアのコンピュート・タイルを2つ、FCLGA 4710のパッケージに載せることも不可能には見えない(実際には無理だが)

Xeon 6900シリーズのコンピュート・チップレット内部構造
Eコア	Eコア×4のクラスターが6×6構成のメッシュで、上下にそれぞれメモリーコントローラー×3が配される
Pコア	Pコアが9×5構成で、3 チップレットで合計7つが冗長コアとなる。上下にそれぞれメモリーコントローラー×2が配される

　ここから察するに、Eコアのコンピュート・タイルはFCLGA 4710のものと共通で、ただしチップレットあたり8chのメモリーコントローラーを6chに制限したもの。またPコアの方はFCLGA 4710のXCCをそのまま流用しているようだ。

　ところでそのXeon 6700、実際のパッケージ写真が下の画像だが、少し妙なことに気がつく。なぜ有機パッケージの2段重ねになっているのだろう？

Xeon 6900シリーズの構成。あるいはこの上側のパッケージの方は、少し考えにくいが中にパッシブ・キャパシターを大量に組み込んでいるのだろうか？

　実際横から見ると、明らかにパッケージが2段重ねになっているのがわかる。理由は不明であるが、こういう構造だと上側のパッケージにコンピュート・タイルを2つ載せるのは絶対に不可能である。それにしても不思議な構造である。

これはCOMPUTEXの基調講演でGelsinger CEOが示したもののアップ。チップの厚みがわかる。少しブレ気味なのはご容赦を。ちなみにTech Tourでは製品サンプルを撮影する機会があったらしいが、COMPUTEX会場での展示はなかった

　以上のように、Xeon 6の世代でインテルは5種類(Eコアのコンピュート・チップレット、PコアのXCC/HCC/LCCチップレット、IO チップレット)ものチップレットを製造する必要があることになる。最大の理由は、意地でもIOチップレットにDDR5のI/Fを搭載しなかったためである。

　AMDの考え方なら、メモリーコントローラーをIOチップレット側に移動したうえで、Pコア×16のみの細長いコンピュート・チップレットを用意するだろう。XCC向けはこれを5つか6つ。HCCは2つ、LCCは1つである。それにIOチップレットを組み合わせれば完成なのだが、そうしなかったあたりがインテルなりのこだわりだろう。

　言うまでもなく絶対性能そのものはインテル方式の方が高くしやすい(本当に高くなるかどうか、はまた別の問題)。ただしそのために多数のチップレットを設計・製造するのでコストは当然高くなるし、チップレットそのものの面積も大きくなるので歩留まりも下がる。

　さらに言えば検証するべき組み合わせが増えるということでもある。この検証周りはSapphire Rapidsの時も問題になっていたし、現在進行中でRaptor Lakeの問題(こちらもまだ解決していないというか、本当の原因が判明していない)もある。そこに来て今度はXeon 6の多数の組み合わせの検証が待っているわけで、検証チームの負荷は増えるばかりというのは、お気の毒としか言いようがない。